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IDT70V05S/L
High-Speed 3.3V 8K x 8 Dual-Port Static RAM
Timing Waveform of Write with BUSY
t WP
R/ W "A"
t WB (3)
Industrial and Commercial Temperature Ranges
BUSY "B"
R/ W "B"
(2)
t WH
(1)
2941 drw 13
NOTES:
1. t WH must be met for both BUSY input (slave) and output (master).
2. BUSY is asserted on port “B” Blocking R/ W “B” , until BUSY “B” goes HIGH.
3. t WB is only for the slave version.
Waveform of BUSY Arbitration Controlled by CE Timing (1) (M/ S = V IH )
ADDR "A"
and "B"
CE "A"
CE "B"
t APS
(2)
ADDRESSES MATCH
t BAC
t BDC
BUSY "B"
2941 drw 14
Waveform of BUSY Arbitration Cycle Controlled by Address Match
Timing (1) (M/ S = V IH )
ADDR "A"
ADDR "B"
t APS
(2)
ADDRESS "N"
MATCHING ADDRESS "N"
t BAA
t BDA
BUSY "B"
2941 drw 15
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. If t APS is not satisfied, the BUSY signal will be asserted on one side or another but there is no guarantee on which side BUSY will be asserted.
15
6.42
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